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FPGA基础知识

Verilog HDL基本概念

在程序运行过程中，其值不能被改变的量称为常量。下面先对Verilog HDL语言中使用的数字和表示方式进行总结。

数字声明

采用了一种很全面的表达数字的方式，即： < 位 宽 > < 进 制 > < 数 字 >的表达方式，

其中位宽和进制是可选项， 当省略位宽项时，表示采用默认位宽(由具体的机器系统决定，至少32位)；当省略进制项时表达采用默认的十进制表示方式。

在Verilog HDL中，整型常量即整常数值有以下四种进制的表示形式： a. 二进制整数(b或 B) b. 十进制整数(d或D) c. 八进制整数(o或O) d. 十六进制整数(h或H)

<aside> ⚠️ 位宽是值存储带宽，不符合会截断，如1’d2 = 0 ;

</aside>

• 举例如下：
• 此外，在Verilog中我们可以采用x和z来表示不定值和高阻值，这经常用于判断语句和case语句中，以提高程序的可读性，如下例：

值得注意的是，当采用不同进制表示时，x和z表示的位数也不同。

当我们需要表示负数时，只需要在表达式的最前面加上一个减号即可，如：

<aside> 💡 -8'd5//十进制 注意：写成8'-d5和8'd-5的形式都是错误的。

</aside>

最后，可以用下划线来分隔开数的表达以提高程序的可读性，如：

16'b1010_1011_1111_1010